论坛 › FPGA资料下载 › Verilog HDL 夏宇闻--数字系统设计的核心知识

晓灰灰 发表于 2017-6-20 09:28:21

同步有限状态机

lcytms 发表于 2017-7-10 11:17:21

一个八位数据通路控制器的波形：

lcytms 发表于 2017-7-10 11:19:03

带寄存器的八位数据通路控制器的波形

lcytms 发表于 2017-7-10 11:21:12

带寄存器的八位数据通路控制器的Verilog描述

`define   ON   1 ‘b 1
`defineOFF1 ‘b 0
wire ControlSwitch;
wire clock
wire out, in;
      always @(posedge clock)
          if(ControlSwith== `ON)
                out <= in ;
             else
               out <= out;

lcytms 发表于 2017-7-10 11:23:00

带复位端和使能端的寄存器

module regena (clock,ena,reset,R,Q);
parameter n=8;
input R;
input clock, ena reset;
output Q;
always @(posedge clock or negedge reset)
       if (!reset)
         Q<=0;
         else if (ena)
            Q<=R;
endmodule

lcytms 发表于 2017-7-10 11:24:12

具有并行置数和使能控制输入的移位寄存器

lcytms 发表于 2017-7-10 11:26:03

具有并行置数和使能控制输入的移位寄存器

module shiftregs(R,load,ena,w,clock,Q,reset);
input R;
input w, load, ena, reset, clock;
output Q;
reg Q;
integer k;
always@(posedge clock or negedge reset)
   if (!reset)    Q <=0;
      else if (load)Q<=R;
          else if (ena)begin   Q <= W;
                                           for (k=1; k<4; k+1)
                                              Q <=Q;
                                 end
endmodule

fpga_wuhan 发表于 2017-7-10 12:13:09

Verilog HDL 夏宇闻--数字系统设计的核心知识

lcytms 发表于 2017-7-11 09:12:00

组合逻辑举例之二：
一个八位三态数据通路控制器

`define   ON   1 ‘b 1
`defineOFF1 ‘b 0
wireLinkBusSwitch;
wire outbuf;
inout bus;
assignbus =(LinkBusSwitch== `ON) ? outbuf : 8 ‘hzz

lcytms 发表于 2017-7-11 09:13:31

八位三态数据通路控制器的波形:

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