- uart的top层 (4篇回复)
- 【FPGA设计实例】利用条件语句实现较复杂的时序逻辑电路 (4篇回复)
- 【从零开始FPGA】FPGA与CPLD的辨别 (3篇回复)
- 基于FPGA的智能微生物发酵系统 (1篇回复)
- FPGA经典设计案例 (6篇回复)
- 简谈数字电路设计中的抖动 (7篇回复)
- 32512Mb_sdr.pdf (1篇回复)
- 基于FPGA的红外图像实时采集系统设计与实现 (2篇回复)
- 有没有FPGA高手调试过S29JL064H这款FLASH吗 (1篇回复)
- verilog全加器的测试代码 (8篇回复)
- 想问下altera的FPGA可以设置加载时io口状态为下拉吗 (3篇回复)
- HA16666FP开关稳压器控制电路 (3篇回复)
- 我今天尝试了一下golden在updata写了一半数据起不来的问题。我发现我把仿真器连接... (1篇回复)
- 请问xilinx的srio接口的约束是怎么设置的,我打算将srio的数据线指定到GTH的X0Y5端... (0篇回复)
- 建立时间与保持时间的概念 (3篇回复)
- WPM脉宽调制IP核(verilog) (6篇回复)
- FPGA_100天之旅_边沿检测 (9篇回复)
- 模拟IC设计与使用VHDL语言设计IC的区别 (3篇回复)
- IDM.zip (1篇回复)
- Pointofix.zip (1篇回复)
- Artix-7-50T EVM 试用日志(三)——MicroBlaze测试DDR3 (5篇回复)
- f.i.r.滤波器设计 (4篇回复)
- Verilog代码编写规范 (9篇回复)
- ISE10.2静态时序分析三种工况不会出现时序违例,但是从电影工况切换到最差工况后会... (1篇回复)
- 静态、动态时序模拟的优缺点 (4篇回复)
- pcb涂布工艺流程 (2篇回复)
- FPGA三大趋势充满机会 (2篇回复)
- 请问各位FPGA大神,有谁遇到过flash固化的程序能正常起来,但是单独的读写擦flash... (1篇回复)
- 有没有FPGA高手做过sdc约束,或者有sdc的模板吗 (0篇回复)
- fpga里两个模块之间定义一个80位宽的端口连接和用五个16位宽的端口连接有时序好坏... (2篇回复)
- BCD转换原理.pdf (1篇回复)
- 给一个80位宽的reg赋值也和给5个16位的reg赋值一样吗 (2篇回复)
- assign 和always语句描述组合逻辑的利弊 (2篇回复)
- 逻辑分析仪的使用步骤 (3篇回复)
- SPI通信模式总结 (2篇回复)
- RS-232-C电器特性 (3篇回复)
- USB3.0和2.0对比 (2篇回复)
- 有没有大佬级的FPGA工程师解释一下FPGA验证和FPGA测试的区别 (1篇回复)
- 大佬们,有遇见过以太网口输出的数据第一包为0e的情况吗,后续数据包都是对的。 (0篇回复)
- VREF管脚的连接问题 (4篇回复)