论坛 › FPGA技术交流 › 飞利浦－大唐笔试题 用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)

fpga 发表于 2010-4-8 19:27:23

飞利浦－大唐笔试题 用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)

reg memory; 定义FIFO为N位字长容量M
八个always模块实现，两个用于读写FIFO，两个用于产生头地址head和尾地址tail，一个产生counter计数，剩下三个根据counter的值产生空，满，半满信号产生空，满，半满信号

fpga 发表于 2010-4-8 19:28:14

用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
input a,b;
output c;
assign c=a?(~b):(b);

fpga 发表于 2010-4-8 19:28:32

用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

supreme 发表于 2011-4-9 00:16:34

楼主辛苦~~~~~

supreme 发表于 2011-4-9 00:16:37

楼主辛苦~~~~~~~

hng1123 发表于 2011-4-9 08:24:06

谢谢，用得上啊

Napoleon1987 发表于 2011-4-26 15:51:08

thanks,lz!

fanleeven 发表于 2011-6-12 19:01:57

谢谢分享。。。

chenligang00 发表于 2012-9-19 09:28:23

xxxxxxxxx笑嘻嘻

oliverzst 发表于 2013-1-16 17:14:16

谢谢 学习了

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