lcytms 发表于 2019-6-23 17:57:09

1658
        （分享设计）。
        拷贝工程。

（练习）

lcytms 发表于 2019-6-23 17:57:55

1703
        （分享设计）。
        解决SDR后仿问题。
        有的为什么前仿通过了，后仿过不了？
        这个就是工程经验了。
        真正做项目的、真正做工程的，这一步是最焦急的。
        为什么呢？
        下板的时候、后仿的时候出问题。
        这个时候是很焦急的。
        要临危不乱。

lcytms 发表于 2019-6-24 15:58:20

1704
        （分享设计）。
        解决SDR后仿问题。
        从优盘拷到本地。
        双击qpf文件。

lcytms 发表于 2019-6-24 16:08:59

1705
        （分享设计）。
        解决SDR后仿问题。
        查看SDR代码。

lcytms 发表于 2019-6-24 16:13:31

1706
        （分享设计）。
        解决SDR后仿问题。
        打开设计报告。
        V3，复制到本机。

lcytms 发表于 2019-6-24 16:17:14

1707
        （分享设计）。
        解决SDR后仿问题。
        看你的控制器。
        读控制器。
        架构先看一下。
        捕获时钟，好的。
        代码风格很好。
        看头文件。
        T7810，这是什么？
        771，做周期。
        好的。

lcytms 发表于 2019-6-25 16:30:17

1708
        （分享设计）。
        解决SDR后仿问题。
        检查锁相环。
        打开已有的工程。
        我先帮你调到180。
        做前仿我来看一看。
        你的c1是什么？
        SDR时钟。
        改成180°。
        C2也改成180°。
        一直到点finish。
        读的潜伏期，是在读模块的状态机上。

lcytms 发表于 2019-6-26 09:20:58

1709
        （分享设计）。
        解决SDR后仿问题。
        我先看看你的前仿。
        分析综合。
        检查tb。
        写4个，然后读4个。
        运行仿真。
        这个就是个经验。
        要开窗口，说到底，就是个开窗口的经验。

lcytms 发表于 2019-6-26 09:24:07

1710
        （分享设计）。
        解决SDR后仿问题。
        调成了一个，所有的信号都对了。
        一个信号错，所有的信号都错。
        就看见一大堆的错误，实际上并不是一大堆，就是一个错误造成的。
        修改格式为十六进制和ASCII码。
        放大了看。
        Rdata和valid要对齐。
        对齐了。
        我们自己写的是这样。
        Altera写的也是这样。

晓灰灰 发表于 2019-6-26 12:57:32

跟李凡老师学FPGA之VHDL基础D01
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