inter 发表于 2010-6-27 23:15:12

testbench问题！！ise中为什么不能编写verilog的testbench?却能编写vhdl的.

本帖最后由 fpgaw 于 2011-8-17 13:38 编辑

testbench问题！！ise中为什么不能编写verilog的testbench?却能编写vhdl的.?我发现可以建立vhdl的，却不能建立verilog的.为什么呢?

interige 发表于 2010-6-28 00:27:19

.........<br>
不会吧~~

UFO 发表于 2010-6-28 01:07:21

it can...

CHANG 发表于 2010-6-28 02:28:28

怎么不能?再说编写这个不一定要用ISE啊，UltraEdit就OK了

longt 发表于 2010-6-28 02:58:46

不要乱说哦,小朋友

interig 发表于 2010-6-28 03:16:39

用记事本也可以编.但是你能直接从ise里调用modelsim吗?如果要点一个按扭就把仿真结果出来,包括后仿,那么你就必须要在 ise里建立testbench.但是project-&gt;new souce里确实没有verilog testbench 这种文件类型.但是有vhdl testbench,这种.难道不奇怪吗

CHA 发表于 2010-6-28 04:23:01

不是有verilog test fixture么？

CHAN 发表于 2010-6-28 05:20:21

Vverilog的test bench是在verilog test fixture中写的，这些完全可以自己看HELP搞定的，不用发帖问吧？

inter 发表于 2010-6-28 05:22:28

呵呵 可以的

inter 发表于 2010-6-28 06:58:46

见笑见笑!
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