论坛 › FPGA学习步骤 › 跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

lcytms 发表于 2018-1-18 09:29:37

1529
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        奇偶校验检查，它会有一个报错的信息。
        是输出。

lcytms 发表于 2018-1-21 22:04:11

1530
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        输出parity_error信号。

lcytms 发表于 2018-1-21 22:05:20

1531
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。

lcytms 发表于 2018-1-21 22:07:05

1532
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        加上三个控制信号，使能、时钟、复位。
        到解密了。

lcytms 发表于 2018-1-21 22:08:12

1533
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        Dxor，DX。

lcytms 发表于 2018-1-21 22:09:02

1534
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        解密了以后，仍然是64位的。

lcytms 发表于 2018-1-21 22:09:55

1535
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        下面是接收器的接收缓冲，FIFO。
        R_fifo，RF。

lcytms 发表于 2018-1-21 22:11:30

1536
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        从3.1处拷贝3个信号。

lcytms 发表于 2018-1-21 22:13:31

1537
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。

lcytms 发表于 2018-1-21 22:14:52

1538
        （同学分享）。
        三、接收器设计。
        3.2 架构设计。
        Fifo另外一端的信号有哪些？
        跟发送不一样。
        这边是读请求，它的内核应该是写请求。

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