论坛 › FPGA学习步骤 › 跟李凡老师学FPGA图像加速器之D04：原教材加速器代码欣赏（20170428课堂笔记）

lcytms 发表于 2018-7-6 22:07:32

1104
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        然后呢，做一个多路器。

lcytms 发表于 2018-7-6 22:08:22

1105
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。

lcytms 发表于 2018-7-6 22:10:18

1106
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        这一段要做一个讨论。
        这一段是用assign写的。
        Verilog对数据流的支持比较弱，写数据流的时候呢，用行为写更好一些。
        就是它的工具支持更好一些。

lcytms 发表于 2018-7-6 22:11:06

1107
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        这条语句对应的就是一个多路器结构。

lcytms 发表于 2018-7-6 22:12:23

1108
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        看89行，它有一个译码逻辑。
        译码逻辑是带问号的。
        输出的是叫bus-dat。
        它有一个译码逻辑。
        它的布尔表达式怎么样？
        以后再讨论。
        但是它有些输入，有哪些输入呢？
        有sobel_gnt。

lcytms 发表于 2018-7-6 22:13:27

1109
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        有bus_we，有一个写bus。
        这段译码逻辑，我们用真值表讨论过。
        然后还有一个sobel_sel。
        sobel_sel相当于我们的acc_sel，我们是写成as的信号。
        我们一看这个信号，就应该知道什么意思。
        说明CPU访问的是sobel呢还是MEM呢？
        它是由地址决定的。
        当CPU访问sobel的时候，它为真。

lcytms 发表于 2018-7-6 22:14:27

1110
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        当这个逻辑为真的时候，就是问号后面那个信号是谁？
        是sobel_dat_o。
        这边的信号是什么呢？
        假值怎么做呢？
        它是一段代码，是冒号后面91~94行组成的，又是一个条件。
        又组成了一个多路器。

lcytms 发表于 2018-7-6 22:15:35

1111
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        这个条件下面，也会有一段译码逻辑。
        这个译码逻辑是92行。
        是cpu_gnt和bus_we。
        为真是哪一组？
        为假是哪一组？
        为真就是问号后面的cpu_dat_o。
        为假呢？
        mem，是不是？

lcytms 发表于 2018-7-8 22:23:36

1112
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        为假就是冒号后面，94行的mem_dat_o。
        这个结构是这么写的，它可以等效出来。
        它是二输入的，实际上是三个输入，sobel、CPU、MEM。
        跟我们做的一样，只不过我们是CPU也有，MEM也有。
        我们是ACC长整，现在是sobel。
        等效出来是这样的。
        这是bus_dat。
        三路。

lcytms 发表于 2018-7-8 22:25:00

1113
        指导设计。
        三、阅读和欣赏（原加速器代码分析）。
        就跟我们昨天做的真值表一样。
        这个呢，是它的encoder，是mux的编码器，和我们做的一样。
   

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