- ise8.1写约束问题 (3篇回复)
- latch与DFF的区别 (1篇回复)
- 时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min (1篇回复)
- 基于Basys2开发板的PS2控制VGA游戏平台搭建 (2篇回复)
- 关于modelsim仿真波形时序问题 (0篇回复)
- modelsim怎么将默认enable optimization取消 (0篇回复)
- modelsim教程 (0篇回复)
- Some pins have incomplete I/O assignments (2篇回复)
- 串口收发数据不一样 (0篇回复)
- 如何计算赛灵思FPGA使用的门数？ (0篇回复)
- 【求大神帮忙，有偿】基于FPGA的选通脉冲 (2篇回复)
- 请大神们帮我分析这样一个时序图，非常感谢！ (0篇回复)
- 求大神解答：用fpga进行ppm调制与解调的硬件电路 (1篇回复)
- 大学初学FPGA之Verilog基础篇(二) (1篇回复)
- 有关按键的问题 (0篇回复)
- 请问IP双口RAM读写时序谁有？ (8篇回复)
- 如何用Verilog 语言编写一个 简易滤波器？ (0篇回复)
- 卡尔曼滤波算法 (1篇回复)
- UE到期怎么办 (0篇回复)
- 请问有谁用过ADIS的产品呀？我想求助~ (2篇回复)
- 大学初学FPGA之Verilog基础篇(一) (0篇回复)
- 流水灯问题 (1篇回复)
- vivado看实际波形的界面出不来了！？ (1篇回复)
- 关于仿真的为题 求解答 (0篇回复)
- Quartus ii 13.0无法生成sof文件 (0篇回复)
- CycloneIII 和 CycloneIII LS 的区别 (1篇回复)
- 电子技术专业英语---看英语质料不用烦了 (5篇回复)
- VGA版英雄难过棍子关 (1篇回复)
- 菜鸟来请教个时序逻辑问题，开看看哦，给分！ (1篇回复)
- verilog 485 程序 (0篇回复)
- 我用的是xilinx ISE 12.4 ，想问一个关于dds IP 核的问题 (0篇回复)
- 谢谢大家的帮助 求解答 (1篇回复)
- 夏宇闻老师谈FPGA学习整理（整理自北京至芯FPGA培训中心开学典礼） (225篇回复)
- 至芯科技FPGA工程师就业培训班招聘学员 (59篇回复)
- 求助求助：视频教程第二讲分频器产生网表文件出现问题 (4篇回复)
- 经典编写testbench 资料 (9篇回复)
- 求助，编译，下载都可以，但程序就是不运行，连顶层模块里置个灯都不亮 (1篇回复)
- 谁有串行CORDIC算法实现正选波发生器的程序啊 (2篇回复)
- 想学testbench的可以看一下特权同学的书 (1篇回复)
- 新人求助implement时资源不够的错误 (0篇回复)
