- 什么是时钟周期？什么是机器周期？什么是指令周期？ (3篇回复)
- 在FPGA中设计任意时间的延时 (3篇回复)
- VCCA和VCCD也是模拟和数字的区别啦? (4篇回复)
- syplify详解 (8篇回复)
- 怎么用SVGA输出单色数字图像，哪位大侠指点一下 (2篇回复)
- verilog 中敏感列表的三个信号沿 (2篇回复)
- MIPS 和CISC体系结构的比较 (1篇回复)
- Modelsim FLI接口的协同仿真技术 (1篇回复)
- 怎么在VGA 显示字符 (1篇回复)
- 关于异步信号处理求助 (1篇回复)
- 请教modelsim 仿真问题 (1篇回复)
- RTL(Register-Transfer-Level ) (6篇回复)
- vhdl！~~~又报错了~~~ (1篇回复)
- 现在sopc什么状况？ (4篇回复)
- 用FPGA设计出一个10工位的pwm控制器，我再说的具体点，时间紧任务重，我还是问清楚了 (1篇回复)
- 大家来看看这是怎么回事啊？ (6篇回复)
- DSP培训-DSP无线通信高级研修班 (1篇回复)
- 如何设计才能充分利用LVDS的优势？ (2篇回复)
- 用Nios2eds 9.1建立一个hello_world工程的问题 (1篇回复)
- 请问这里最大可以上传多大的附件 (2篇回复)
- 测试中需要一组10m的差分信号，如何获取？ (6篇回复)
- 关于tesetbench中CLK上升沿采的信号的问题 (1篇回复)
- 探秘新加坡电子业：国际化人才战略促发展 (1篇回复)
- 中国半导体产业的未来十年 (1篇回复)
- Xilinx ucf和Synplify sdc之间的对应关系 (1篇回复)
- 常量的实现问题 (3篇回复)
- 加法器的执行时间 (3篇回复)
- Cadence针对TSMC设计参考流程 11.0版 (1篇回复)
- 时序约束的问题 (3篇回复)
- 关于数字VLSI系统的高层次综合的若干问题3 (1篇回复)
- 最近刚学会使用ModelSim，问一下有没有办法提升仿真的速度 (2篇回复)
- 当珠比椟便宜--解读XILINX的7系列28nm (1篇回复)
- 用verilog编写时，在同一个顶层文件下的两个程序，想共用一个一位寄存器 (16篇回复)
- parameter在不同头文件的定义问题 (6篇回复)
- 逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种区别，优 点 (5篇回复)
- 设计一个 加/减法 器的过程中碰到了问题，请fpga大虾们赐教。 (6篇回复)
- 在Quartus II中怎么调用SINCOS函数 (0篇回复)
- FPGA 等效门数的计算方法 (1篇回复)
- 有verilog开平方的算法吗？ (3篇回复)
- 用VHDL代码产生标准m序列的问题 (2篇回复)
