- 警告(306006):找到1个输出引脚无输出引脚分配负载电容 (0篇回复)
- 求解答 拜谢 (0篇回复)
- FPGA学习资料共享 (2篇回复)
- 资料分享 大家学习 (1篇回复)
- 求FPGA与AD连接电路图 (0篇回复)
- 滚轮在Cadence中快捷键用什么表示的?是Btn2Down吗? (0篇回复)
- 我也没用什么特殊器件啊? (0篇回复)
- Virtuoso里面怎么设置快捷键? (0篇回复)
- 有人知道v5的gtp和v6的gtx能连吗 (0篇回复)
- FPGA中DRIVE=8 (0篇回复)
- 谁知道吗 (0篇回复)
- 为什么User Constraints 扩展后没有Assign Package Pins_ (0篇回复)
- 谁用过TMS320C6678DSP芯片和XC6VSX315TFPGA芯片的? (0篇回复)
- 请问altera的fifo是不是上一时刻给读请求下一时刻读出来数据呢? (0篇回复)
- 请问:示波器中两路信号不相对移动,是否一定是频率相同? (0篇回复)
- 请问altera的fifo是不是上一时刻给读请求下一时刻读出来数据呢? (0篇回复)
- 怎么看编写的testbench脚本文件是否正确 (0篇回复)
- 有谁知道吗 (0篇回复)
- 帮忙看看 请教 (0篇回复)
- 问下有人用过K7的GTX么 (0篇回复)
- 请教个问题 (0篇回复)
- 请教个问题: (0篇回复)
- 问一下,altera的异步fifo,是不是读了下一个周期就采样到正确的数据啦 (0篇回复)
- 这个时延是怎么控制的啊,是要我另外写逻辑? (0篇回复)
- 求救-74ls192怎么编写 verilog编写 (0篇回复)
- 问问 大家?? (2篇回复)
- can_register #(8) ACCEPTANCE_CODE_REG0里面的#啥意思 (0篇回复)
- 请问各位那么r的定义应该为多少位? (0篇回复)
- tem1 <= (len_b downto 0 =>BitIn) and SR;这句vhdl语句是什么含义? (0篇回复)
- 请教 (0篇回复)
- 请问一下大家verilog中数组占资源吗?跟BRAM相比有什么异同? (0篇回复)
- EP4CE22的C3(PLL_CLKOUTp),可以作为普通IO用吗? (0篇回复)
- 大虾 请教 (0篇回复)
- 求推荐一款FPGA学习 (2篇回复)
- xilinx ip core的使用资料 (0篇回复)
- FPGA设计优化 (0篇回复)
- debussy 综合工具使用教程 (0篇回复)
- sopc设计流程资料 (2篇回复)
- RS232资料共享 (3篇回复)
- sdram 资料整理 (3篇回复)