1351
它的状态转移图，我们在初级班的时候就学过。
写成EBD的形式。
复位。
1352
S0。
S1。
是这张图。
我们用这张图来做它的状态机。
状态机，VHDL怎么写？
1353
把这个工程关了。
新工程向导。
这次做的是分频器。
选一款器件。
仿真，语言VHDL。
点finish。
1354
新建VHDL文件，另存为divider_vh.vhd。
1164肯定要，基础库。
还需要无符号和算术。
实体。
端口。
1355
Clk_in，方向输入，标准逻辑类型。
同步复位。
Clk_out。
我们在Verilog的时候，会写一个parameter做它的参数，来定制HW、LW。
这个在VHDL里面更经典，称为类属，generic。
1356
高电平宽度HW，绑定数据类型，整型。
绑定数据类型，明天我们来说。
是作为变量赋值的，变量赋值符是:=。
高电平是3。
低电平是2。
这是实体。
然后写结构体，肯定用行为写。
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这是它的框架，检查一下，Ctrl-S、Ctrl-K。
首先声明它的count。
只需要声明成signal就行了。
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32位的分频。
然后呢，我们要声明状态。
在Verilog的时候，我们要把状态枚举数要声明出来，并且还要为它分配状态的变量。
这地方用不着，直接得到工具的支持。
Type，声明一个自定义类型。
我们只有两个状态，s0、s1。
究竟s0、s1分配什么值，是二进制呢、格雷码呢、独热码呢？
工具支持。
不像Verilog必须要写出来。
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这个工具直接支持。
然后我们再声明我们的状态。
写循环行为体。
一段，闭节点命名。
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信号敏感表里只列出了变更了以后，EDA需要处理的信号。
写一个上升沿。
