论坛 › FPGA学习步骤 › 跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

lcytms 发表于 2019-3-16 09:10:25

1437
        （分享设计）。
        修改设计。

lcytms 发表于 2019-3-16 09:11:20

1438
        （分享设计）。
        修改设计。
        Addr，12:0。

lcytms 发表于 2019-3-18 09:48:03

1439
        （分享设计）。
        修改设计。
        Ba。
        dq，双向。

lcytms 发表于 2019-3-18 09:48:52

1440
        （分享设计）。
        修改设计。
        Dqs。
        8路随一路，总共16位，对应2位。
        双向。

lcytms 发表于 2019-3-19 09:17:24

1441
        （分享设计）。
        修改设计。
        Dm，掩码，一根线绑八位。
        还有odt，on-die termination，终端电阻。

lcytms 发表于 2019-3-19 09:18:50

本帖最后由 lcytms 于 2019-3-20 09:35 编辑

1442
        （分享设计）。
        修改设计。
        写操作的时候，DDR2是终端，终端电阻要打开。
        当读的时候，DDR2是发送端，FPGA是终端，这个时候在DDR2这一端就应该把odt关掉。
        如果odt不关掉，信号还没有发送，就已经衰减掉了。
        就这些。

lcytms 发表于 2019-3-20 09:37:37

1443
        （分享设计）。
        修改设计。
        Local的信号没问题。
        保存。
        回到你的代码上。
        有备份。
        把22行以下全部删掉。
        端口列表删空。
        从头开始。

lcytms 发表于 2019-3-20 09:38:54

1444
        （分享设计）。
        修改代码。

lcytms 发表于 2019-3-21 10:18:13

1445
        （分享设计）。
        修改代码。

lcytms 发表于 2019-3-21 10:19:24

1446
        （分享设计）。
        修改代码。

查看完整版本: 跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）