- 问个verilog语法问题，求指点 (3篇回复)
- 请教一个问题 (1篇回复)
- 学习+交流 (1篇回复)
- 想请问一下有没有用Verilog写过FIR升余弦滚降滤波器啊？ (1篇回复)
- modelsim使用求助 (4篇回复)
- modelsim仿真出错 (2篇回复)
- 请问谁用过AES-V5FXT-EVL30-G，求指教 (0篇回复)
- Altera CPLD MAX V不能生成POF编程文件 (0篇回复)
- 要是创建多个VHD文件的时候，配置引脚的时候是每个VHD都要配置，还是只配置头文件? (1篇回复)
- 要是创建多个VHD文件的时候，配置引脚的时候是每个VHD都要配置，还是只配置头文件? (0篇回复)
- 我的板子用jtag下载sof文件时有时能成功，有时不能成功啊 (3篇回复)
- 关于时序约束 (0篇回复)
- Altera FPGA ROM 无法初始化是什么原因，有人遇到过么？ (2篇回复)
- FPGA设计的电子时钟 (0篇回复)
- 请教一个 关于延时输出的问题 (8篇回复)
- 有哪位在FPGA上用过wifi模块嘛？ (0篇回复)
- 模块调用问题。 (4篇回复)
- 模块不能调用，总说unexpected token (1篇回复)
- 额 高手帮下忙 (0篇回复)
- quartus ii中如何在项目导航中加入QSYS文件 (0篇回复)
- 夏老师，怎么根据verilog代码知道他的系统内部结构呢？ (0篇回复)
- FPGA配置芯片用FLASH还是SRAM比较好 (3篇回复)
- modelsim仿真时出现 (1篇回复)
- 双口ram中读数据时读的时候地址中数据来不及更换 (2篇回复)
- Verilog波形仿真怎样避免毛刺 (5篇回复)
- 哪位做过基于FPGA函数信号发生器（频率和相位可调，VHDL语言编写的）的前辈 (1篇回复)
- sram控制模块 (1篇回复)
- FPGA128M的时钟，查表产生70M的正弦波，理论上一个周期还不到两个点 (1篇回复)
- modelsim仿真求助 ，调用了altpll和altgx (0篇回复)
- 请教altgx的作用 (13篇回复)
- PCB打样 单双面板50元起 四层板200元起（全测试）交期准，加急可24小时出货 (0篇回复)
- wire [7:0] #(3,4) f = enable ? data : 8'bz;这句话是啥意思啊? (2篇回复)
- quartusII 10.1 license (0篇回复)
- 基于Verilog的接收程序，请各位帮忙看看 (0篇回复)
- 关于quartus的时序仿真问题！ (7篇回复)
- 谁教教我怎么在quartus ii中把自己的设计包装成IP啊？ (0篇回复)
- 频率计的自校准功能是什么意思？是用一个精确的频率做基准吗？ (0篇回复)
- FPGA外接50M晶振，我用PLL把全局时钟4倍频，PLL的输出接到哪里啊？ (0篇回复)
- 这几天在nios2移植uClinux系统的时候出现一些问题，求教 (0篇回复)
- 这几天在nios2移植uClinux系统的时候出现一些问题，求教各位 (0篇回复)
