- IP核请教 (0篇回复)
- 怎么设置spartan6的IP啊？ (0篇回复)
- 大家帮忙看下，程序的第三路输出，会有毛刺，别的路都好，是怎么回事 (1篇回复)
- FPGA相对于单片机的优势和应用场合？ (2篇回复)
- 有驱动液晶屏的VHDL代码？ (3篇回复)
- 有几句关于状态机的语句不太明白，好心的朋友能不能帮我讲下 (2篇回复)
- 请教一个关于比较模块的问题 (1篇回复)
- 请教一下FPGA DE1的引脚锁定的问题，急！！！！！ (1篇回复)
- 初学者求助啊！大家帮帮我啊！ (2篇回复)
- 如何检测IEEE802.3帧起始定界符1010 1011 (1篇回复)
- 求教 FPGA里面时序约束的问题 (0篇回复)
- EP2C35F484C6N 引脚图 (0篇回复)
- 扬智电子笔试题：用mos管搭出一个二输入与非门。 (5篇回复)
- 新手问一个关于attribute语法的问题，求前辈们帮帮忙 (1篇回复)
- 请教 (2篇回复)
- 我想用ＦＰＧＡ控制ＩＰＣＯＰ (0篇回复)
- 有没有谁会用protel给16V8编程？ (0篇回复)
- 有了解S3c2440的？请教一哈 -40和-30在程序移植 上有没有差异吧？ (0篇回复)
- DDS的一些问题 (1篇回复)
- 求方法 (1篇回复)
- 求教一个同步的问题？ (0篇回复)
- 有没有前辈听说过FPGA在金融数据分析上面的应用的？ (0篇回复)
- 请教一个时钟问题(多时钟？） (3篇回复)
- 如何禁用Quartus原理图的自动连接功能？ (2篇回复)
- VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。 (2篇回复)
- 我用ise9.2时，突然不能综合了，即双击synthesize时等待一会，之后没有任何显示， (0篇回复)
- 用verilog写了一个程序控制l298n驱动（带光耦）再接上电机 (0篇回复)
- 嵌入式逻辑分析仪中 run analysis 后一直显示 waiting for clock 怎么解决 (0篇回复)
- 求思路 (3篇回复)
- 怎样在FPGA里调用DSP (1篇回复)
- DSP的版本要不要和MATLAB以及Quartus一致啊？ (1篇回复)
- fifo的时钟 (0篇回复)
- 那位大侠有异步双时钟FIFO的VHDL代码? (6篇回复)
- 关于FIFO的VHDL (1篇回复)
- 求一基于FPGA的液位检测系统的设计 (10篇回复)
- 请问有谁构建过niosii双核系统的吗？ (1篇回复)
- FPGA进行开发嵌入式系统中用的几个发展方向 (3篇回复)
- 我们在cyclone常编程序的时候，定义的寄存器是谁给提供的啊？是M4K提供的吗 (2篇回复)
- cyclone中的M4k掉电后内容会消失么？ (2篇回复)
- altera的cyclone III系列EP3C10,这款片子分8个Bank,那什么是Bank呀？什么意思啊？ (2篇回复)
