- VHDL编写实现32位超前进位加法器 (2篇回复)
- QUARTUS WEB版,现在的问题是用VHDL编的程序在软件上进行编译,仿真总是通不过 (3篇回复)
- 学习中遇到困难及盲头前进 (3篇回复)
- 用modelsim仿真时，initial占用仿真时间吗？ (3篇回复)
- 使用FPGA的可重构的计算机系统的数据和指令也都用二进制代码表示吗？ (3篇回复)
- 详细介绍时序与功能方针的区别 (2篇回复)
- fpga中IO口作为inout的问题 (2篇回复)
- 轻松安装modelsim 6.0/6.1/6.2安装步骤 (2篇回复)
- 关于UNISIM的问题？ (3篇回复)
- 谁能用verilog做这个电子密码锁的设计 (2篇回复)
- 2位的串并转换但总是出现错误 说在进程里的q不能解释子程序调用 (2篇回复)
- 如何写双口RAM？ (4篇回复)
- 如何实现多位串行输入的移位输出 (2篇回复)
- 求助：verilog错误在哪？ (5篇回复)
- 【请教】Compile FIFO程序时有个错误 请大家帮我看看 谢谢了 (2篇回复)
- 求教:DATAOUT<=RAMTMP(CONV_INTEGER(RADD)是什么意思呢) (2篇回复)
- multicycle path是什么？ (2篇回复)
- 两个在100以内的正整数的最大公约数和最小公倍数。（不许采用mod函数） (2篇回复)
- 这个modelsim仿真结果a是什么？ (2篇回复)
- vhdl程序的功能 (2篇回复)
- 请教滤波程序仿真不对，请高手帮忙分析 (2篇回复)
- 请教verilog testbench 层次例化 (2篇回复)
- 请教一个串并转换程序 (2篇回复)
- 何为串行移位符号位乘法器？哪种算法实现？ (2篇回复)
- 关于verilog testbench (3篇回复)
- 我把计算器设计的程序进行了编译，都通过了怎么把这么多程序下载到芯片中 (2篇回复)
- 关于FPGA和Verilog的一个问题 (0篇回复)
- 请教XC6SLX45-676配置问题 (0篇回复)
- FPGA设计感应水龙头 (0篇回复)
- ISE 的IP core 在调用DDS模块时出现以下Waring (4篇回复)
- 求rc4算法代码 (2篇回复)
- 用verilog做一个用输出指定的码表示状态的状态机，用assign赋值报错，应该怎么办呢？ (4篇回复)
- 求助状态机编码问题,编码的选择，不同码的比较，不同的码对FPGA的实现有什么不同 (4篇回复)
- 开关级的tran是什么东西？ (2篇回复)
- 有人用FPGA实现过arinc429总线接口吗? (2篇回复)
- 状态机有什么优劣呢？？ (4篇回复)
- MAXII是可以不要外部时钟吗？ (4篇回复)
- 关于状态机的一个问题 (4篇回复)
- verilog中ESeg是什么 (2篇回复)
- 请教cpld可否作为eeprom? (4篇回复)
