- race conditions什么意思啊？ (4篇回复)
- 各位大神 假如FPGA一个bank vccio为2.5v 这个bank是否可以接3.3v的输入信号 (2篇回复)
- cpld执行一条顺序语句的时间怎么算，假设晶振是8m的 (5篇回复)
- .sof加载 和.pof加载 FPGA程序？ (9篇回复)
- verilog代码请大家来看看问题出在哪? (7篇回复)
- 在时钟的上升沿，怎样判断一个脉冲的上升沿？？？ (10篇回复)
- 使用同一时钟的两个CPLD的输出问题 (8篇回复)
- FPGA给ARM的代码是 什么格式的？ (5篇回复)
- 有没有用cpld vhdl+12864做的这个游戏各位帮忙想想办法 (7篇回复)
- 求modelsim软件 (5篇回复)
- win平台上都用什么软件检查代码风格错误？ (6篇回复)
- 关于画时序图工具! (14篇回复)
- cpld/fpga 是16位存储器，可以定义32位的信号量吗？ (5篇回复)
- 关于关键路径 (8篇回复)
- 怎么才能把CPLD的输入/输出设定为TTL或者CMOS呢 (5篇回复)
- 速度与面积这一块对'速度这个概念还是不太理解，，即：FPGA内部的工作频率是什么意思 (6篇回复)
- MAX II 的flash的并行写入读出的时序是什么样的？ (5篇回复)
- 管脚分配时，那些状态怎么选？ (5篇回复)
- CPLD中逻辑单元的利用率已经达到了98%，会造成不稳定吗？ (7篇回复)
- 把32位vga转换成64位！ (5篇回复)
- 如何实现两个不同信号的沿的触发 (5篇回复)
- 求助：状态机在高速率下无法正确运行 (6篇回复)
- 有的软件只有综合能力，而有的有编译能力。先用弟三方软件将它综合，再用MAXPLUS编译 (8篇回复)
- quartus中的tpd问题 (4篇回复)
- 看看这条verilog语句是什么意思， (8篇回复)
- MAXII CPLD未定义管脚状态? (7篇回复)
- 求教：编程风格对片内布局是否有很大影响？ (7篇回复)
- verilog 实现音乐出错了，请教？ (8篇回复)
- 如何写一个规范的好的时钟生成器模块？ (7篇回复)
- synplify pro, ise , modelsim 之间的衔接问题 (6篇回复)
- 机器上只安装modesim，没有安装quartus，是不是可以仿真呢？ (4篇回复)
- LCD显示汉字的问题讨论 (5篇回复)
- ds18b20的时序问题 (5篇回复)
- 大家说的状态机的代码是自己写出来的还是用流程图转换出来的？ (4篇回复)
- 请问状态机中可以调用模块吗? (6篇回复)
- 无限状态机（ISM）应用于什么情况？状态转移图和算法状态机(ASM)各有什么优缺点 (3篇回复)
- fpga新手，关于initial的问题！ (7篇回复)
- 有没有什么工具可以产生testbench (4篇回复)
- ModelSim进行设计仿真和ISE自带仿真软件的区别 (6篇回复)
- 状态机有问题 (7篇回复)
