- NIOS在系统中的地位 (0篇回复)
- `include使用问题 (0篇回复)
- 菜鸟提问 (0篇回复)
- 大家好,请问群里哪位老师懂光纤陀螺的调制解调算法啊?我想请教问题 (0篇回复)
- 有用过PEX8112的吗? (0篇回复)
- 问一下,FPGA 不做配置,上电后 IOB 会对 前端电路造成什么影响。 (3篇回复)
- 对RAM的操作,第一个CLK读,第二个CLK写,两个CLK是同一地址。怎么写比较好? (1篇回复)
- 有关于de2_net的相关资料 (1篇回复)
- emp240的I/O口如何设置为OC门? (0篇回复)
- quartus 能不能编译 VHDL移位指令 SLL (0篇回复)
- 各位大侠求助!!!!! (3篇回复)
- 我的verilog程序中不能写汉字注释是怎么回事? (9篇回复)
- 跪求牛人指点 (4篇回复)
- 一个不算问题的问题!! (0篇回复)
- 诚求:FPGA的简化RISC_CPU系统 (1篇回复)
- 我整理的Atmel数据 (0篇回复)
- 用GTP Wizard生成GTP wrapper之后 (1篇回复)
- quartus9.0 生成pof的问题 (2篇回复)
- 官方的pci core太贵,有做过这方面工作的兄弟吗 (1篇回复)
- FPGA器件的最高工作频率主要受哪些限制? (2篇回复)
- 时序分析报告 (1篇回复)
- 用modelsim看testbeach验证的覆盖率,如何操作?? (0篇回复)
- 哪位知道在FPGA时序约束的时候,Thold为负怎么回事,但Slack是正的 (3篇回复)
- 请问通过flash配置FPGA,CCLK的走线要求很严格么? (2篇回复)
- 求助高手!· (0篇回复)
- FPGA初学者困惑? (3篇回复)
- cpld资源使用 (0篇回复)
- cyclone系列的。就只能下到cyclone系列的手册。 (0篇回复)
- 你们谁做用LCD显示时钟的吗? (0篇回复)
- 在ise10.1中怎样创建约束文件? (0篇回复)
- 各位verilog达人,能加QQ吗 (0篇回复)
- 快捷PCB超低价、超品质、超速度专业打样双面50元起. (0篇回复)
- 布局布线时出现以下错误,担心skew,不想忽略, (8篇回复)
- 问一个简单的问题:输入信号没有被使用 (4篇回复)
- 大家帮忙啊!(ip core的简单问题) (6篇回复)
- 如果用FPGA做10个独立的pwm控制器,可以做吗 (3篇回复)
- 在FPGA中建FIFO,读写时钟相差很大,会有什么不好的影响吗? (4篇回复)
- 调用fpga 的硬核乘法模块 为什么不能仿真? (1篇回复)
- 怎么把syplify综合后的结果在ISE里进行布局布线 (1篇回复)
- ISE在布局布线时不加UCF文件,行吗 (1篇回复)