- 台风"天秤"过港掀巨浪 发生多起钓鱼客堕海意外 (0篇回复)
- 徐海星《好声音》走红 被曝炒作! (0篇回复)
- 宜兴“露天厕所”的尴尬 (0篇回复)
- 宜兴“露天厕所”的尴尬 (1篇回复)
- 大连人行横道现“深井” 旁边就是幼儿园 (0篇回复)
- 状态机在verilog编程中是干什么用的啊 (1篇回复)
- 出售 (0篇回复)
- 【连载】【FPGA黑金开发板】NIOS II那些事儿--编程风格(三) (1篇回复)
- 浙江开化农信联社五措并举支小显成效 (0篇回复)
- 求教cycloneIII的LVDS接口问题 (6篇回复)
- DDR2 celibration fail (0篇回复)
- DDR2 sdram控制器IP选择 (2篇回复)
- FPGA时钟问题请教 (2篇回复)
- 如何保持某些路径的编译结果? (3篇回复)
- 为什么比较器输出本来有波形,但是输出接上CPLD后,波形就消失了啊? (1篇回复)
- fifo半满的时候读 (1篇回复)
- 画FPGA PCB板时 标准的过孔外径和内经分别是多少啊 (2篇回复)
- 请问chipscope 时间分辨率多少 (2篇回复)
- 怎样理解SDRAM的读写的超前时间和滞后时间 (1篇回复)
- 用Verilog+HDL实现I2C总线功能 (9篇回复)
- fpga下载问题 (3篇回复)
- fgga内部复位和外部复位的区别? (2篇回复)
- 编译没错但是不占芯片资源 (1篇回复)
- VHDL遇到一点困惑,求高手指点迷津 (1篇回复)
- 那位大侠有 verilog inout类型管脚的应用例子 我今天做了个 怎么仿真都不成功 (2篇回复)
- 赛灵思 XC3S500EPQ208A 管脚配置 和 iic死锁 (2篇回复)
- 关于fpga做字符显示实验 如果没有lcd 可不可以用TFT代替呢? (0篇回复)
- 谁有正玄波的等幅PWM波数组 (0篇回复)
- 关于触摸屏, (0篇回复)
- nios和fpga的安全性问题 (0篇回复)
- fpga串口调试无法接收数据??? (3篇回复)
- quartus里的delay chains指的是什么 (0篇回复)
- nios11延时不起作用 (0篇回复)
- 大家帮我分析下这个程序能实现占空比为50%的num分频吗?谢谢 (2篇回复)
- 有人在win7 64位系统下使用quartus吗 (1篇回复)
- 初学者问该如何学习fpga?请大家推荐些书和开发板! (18篇回复)
- fpga管脚没有配置,为什么会有输出啊 (4篇回复)
- 请问FPGA最高工作频率问题? (4篇回复)
- 有没有人使用过quartus内部的Lcell延时进行时间测量的? (3篇回复)
- 怎样才能减少程序中逻辑门器件的使用?? (4篇回复)