- 求助,VHDL语言设计,急! (1篇回复)
- 谁知道那有fpga advantage下载 (0篇回复)
- one-hot状态机两种编码方式综合成果的比较 (1篇回复)
- EPM3064A的IO口驱动能力怎么样? (1篇回复)
- 有谁能说一下是verilog还是vhdl啊 (1篇回复)
- 做asic 的迷茫 (5篇回复)
- 在vhdl中,用状态机实现和用同等功能的if_else语句实现,有什么区别? (1篇回复)
- 在ISE下采用verilog编程遇到的几个问题,请指教 (4篇回复)
- 状态机的问题 有关检错的程序 (1篇回复)
- fpga高手讨论一下代码的命名规范 (0篇回复)
- EMP7064LC68用什么方式下载,看资料好像说不能用JTAG方式? (1篇回复)
- 状态编码到底怎么用? (3篇回复)
- 关于从SLAVE端提取时钟的方式 (2篇回复)
- verilog偶数个非门进行短暂的延时防止优化的问题 (4篇回复)
- 关于示波器等效采样和实时采样 (0篇回复)
- MAX PLUS II 的时钟频率问题 (2篇回复)
- 我的CPLD延迟7ns对外部SRAM的地址加减和re.oe.ce控制,回影响数据的读写吗 (1篇回复)
- 请教设计停表的verilog 代码 (1篇回复)
- Quartus里说生成netlist必须用smnplicity而不能用synplicity pro? (0篇回复)
- 同一型号的封装管脚不同能编译一样么! (0篇回复)
- 【求助】 有关状态机自动售货机设计 (1篇回复)
- 这个芯片的管脚信息:EPF10K20TC144-3 (0篇回复)
- SPI Flash ROM 取代 EPROM 可行? (3篇回复)
- FPGA 读写DPRAM错误 (1篇回复)
- 为何异步复位那要加2个D触发器才能保证无亚稳态? (0篇回复)
- 在状态机里加入并行向串行转换 (1篇回复)
- 如何用verilog 编写对数等式?? (2篇回复)
- 关于fpga编程时的时序问题该如何匹配呢? (0篇回复)
- vhdl代码在webpack6.2 下assigned package pins 时发生的问题? (0篇回复)
- 状态机可以嵌套吗?就是一个state和一个sub_state?还是得把它们写成并列的状态呢? (2篇回复)
- 用verilog编写testbench,ModelSim的大牛可否过来指点一下? (0篇回复)
- 如何不让Quartus2生成这些后缀的文件? (0篇回复)
- 有关moore,mealy两种状态机的教程吗? (2篇回复)
- CPLD可以接几个晶振 (0篇回复)
- 谁用过synplicity 的 Certify (0篇回复)
- [求教]关于VHDL变量在状态机中赋值的问题 (0篇回复)
- 谁使用过STRATIX1S10这块板子? (0篇回复)
- [求助]assign package pins时出问题 (0篇回复)
- [求助]ISE在VHDL中怎样使用一个编译好的SCH资源? (0篇回复)
- 请教:不同的工艺库仿真时对不定态的处理问题 (1篇回复)